Parallelisierung von Algorithmen zur Nutzung auf Architekturen mit Teilwortparallelität

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Der technologische Fortschritt ermöglicht die Implementierung komplexerer Prozessorarchitekturen auf einem Schaltkreis, wobei ein Trend der letzten Jahre die Integration mehrerer Verarbeitungseinheiten auf einem Chip ist. Dies stellt neue Herausforderungen für die effiziente Abbildung von Algorithmen auf solche Architekturen dar. Der Schwerpunkt der Dissertation liegt auf der Ausnutzung der Parallelität von Rechenfeldern mit Teilwortparallelität, die Parallelverarbeitung auf mehreren Ebenen erlaubt. Eine spezifische Abbildungsstrategie wurde entwickelt, die auf Methoden des Rechenfeldentwurfs basiert. Rechenfelder bestehen aus regelmäßig angeordneten Prozessorelementen, die nur mit Nachbarelementen kommunizieren, während die Datenein- und -ausgabe über die Randprozessoren erfolgt. Jedes Element kann mehrere Funktionseinheiten zur Ausführung der Rechenoperationen besitzen. Teilwortparallelität ermöglicht die Teilung des Datenpfads in schmale Pfade für die parallele Verarbeitung. Die Abbildungsstrategie umfasst zwei Schritte: „Vorverarbeitung“ und „Mehrstufige Modifizierte Copartitionierung“ (MMC). Die Vorverarbeitung optimiert den Algorithmus für eine schnelle Abbildung auf die Zielarchitektur. Die MMC passt den Algorithmus schrittweise an die Zielarchitektur an und nutzt lokale Register in den Prozessorelementen. Die erste Stufe transformiert Algorithmen mit Einzeldatenoperationen in solche mit teilwortparallelen Operationen,